本实用新型涉及一种超低电压异或门电路，包括第一驱动电路、与第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；第一驱动电路的控制端连接输入信号，第一驱动电路的第一端连接驱动晶体管的第一电极和电源VDD，第二端连接驱动晶体管的第二电极；驱动晶体管的第二电极还连接调节电路的第一端，驱动晶体管的第三电极连接超低电压异或门电路的输出端，驱动晶体管的第三电极还连接第二驱动电路的第一端，第二驱动电路的第二端接地，驱动电路的控制端连接输入信号；调节电路的控制端连接电源VDD，调节电路的第二端接地。本实用新型可以增强输出端输出零低电平时的下拉能力，电路逻辑延时相比传统电路速度更快。

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种在亚阈值供电时可以有效解决电路逻辑延时、且速度更快的超低电压异或门电路。本实用新型解决其技术问题所采用的技术方案是：构造一种超低电压异或门电路，包括第一驱动电路、与所述第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；

本实用新型涉及逻辑电路的领域，更具体地说，涉及一种超低电压异或门电路。

准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而近年来在低电压应用领域得到关注的电流模与差分逻辑电路虽然解决了信号完整性问题，但也分别存在电压难以降低(叠加的尾电流NMOS)和版图复杂度过高等问题。

在亚阈值供电时，无论采用何种逻辑风格和电路类型，除了电压的变动会给逻辑延时带来指数级别的大幅度影响外，工艺偏差对电路性能带来的影响也是非常明显的。工艺偏差对逻辑功能的危害主要表现在FS或SF(Fast NMOS，Slow PMOS&Slow NMOS，FastPMOS)情况下输出端逻辑摆幅单边失衡而导致信号不完整；对速度的影响则是由于FS，SF或者SS造成了输出端电平的高-低或低-高转换时间的拖长，进而增加了逻辑延时。传统的静态型(standard static)CMOS逻辑单元所设计的三输入异或门虽然在亚阈值供电的条件下可以实现，但是其电路逻辑延时的问题仍然没有得到解决。

第一发明人：史伟伟，深圳大学电子与信息工程学院副教授。香港中文大学电子工程学博士，集成电路设计方向（Ph. D. @CUHK in E.E.）。近年在国际会议和杂志上发表了二十余篇相关论文，其中近三年发表和收录了十篇以上关于人工智能脑机交互/神经疾病脑电监控芯片、亚阈值数字/逻辑设计的国际会议和杂志论文（IEEE TCAS、TCAD、Access等等）。2018年受邀担任国际学术会议大会分会主席（IEEE亚太区电路与系统会议，APCCAS 2018），亦曾近年来多次受邀作大会报告或作口头报告。在其他学术活动方面，作为组委会委员参与了2011年第三届深圳先进科学与技术国际会议（SICAST）的筹办和组织管理工作。同时担任IEEE电路与系统杂志 TCAS 评审人（2012、2015、2018、2019年）。2015年被评为深圳海外高层次人才（孔雀计划）。硕士、博士、讲师及兼职博士后期间主要进行有关定制化逻辑单元电路设计和超低电压低功耗数字集成电路设计的研究，积累了一定的研究基础和经验。2015年被评为深圳海外高层次人才（孔雀计划项目）。

实施本实用新型的超低电压异或门电路，具有以下有益效果：本实用新型可以增强输出端输出零低电平时的下拉能力，电路逻辑延时相比传统电路速度更快。

该成果一次性转让，转让价格为5万元