大规模FPGA原型验证系统

大规模FPGA原型验证系统采用公司自主研发的高性能编译器，支持大规模设计的自动综合、 智能分割、优化实现，并支持深度调试、无限量、任意深度的信号波形采集、动态触发、内存加载和读取等多种调试能力，集自动化、智能化于一身，显著缩短芯片验证周期。主要应用于大规模集成电路芯片的设计和验证流程中，特别是对于5G骨干网设备芯片、AI智能芯片、高速智能网络设备（DPU）等超大规模的芯片。以5G骨干网主控芯片为例，通常该类芯片包括基带模块和主控模块，主控模块往往包含多个CPU，基带模块包括各种硬件算法模块或DSP信号处理单元，整个设计规模在5000万门到几亿门，无法在软件仿真环境中对整个芯片及其应用软件进行仿真模拟，因此在其验证过程中必须将整个设计切分到多颗互联的FPGA芯片上，并实现时钟信号、数据、门控时钟的同步。实现此过程需要专门设计的FPGA原型软件工具和配套的多FPGA硬件设备。EDA系 统产品的设计过程，需要解决从设计代码综合、大型设计分割和优化、多FPGA系统的调试等复杂问题，并达到最终原型系统的较高性能。目前，公司已完全实现全套软硬件自主设计的技术。